Month: January 2017

Perlukah Membuat Digital Module pada FPGA?

Pada paper design-of-an-fpga-based-vlc-system telah disebutkan bahwa digital module diimplementasikan agar sinyal MII dapat diubah menjadi encoded signal yang siap ditransmisikan yang sesuai dengan standar IEEE 802.3 Ethernet. Pada gambar 1, diperlihatkan bahwa digital module merupakan bagian dari PHY layer sistem.

blokdiagram

Kabel ethernet pada sambungan internet sebetulnya merupakan physical layer juga. Pada titik ini, MAC layer sudah ada di bagian MAC chip di router/switch ethernet. PHY layer juga sudah diimplementasikan pada router/switch. Sehingga sinyal kabel ethernet pada dasarnya adalah sinyal luaran dari blok biru digital module di atas.

Kecuali capstone design akan menggunakan USB-to-MII sebagai sumber koneksi, kita sudah tidak perlu lagi untuk membuat digital module dan MAC layer. Sayangnya, pada posisi tersebut kita tidak lagi membutuhkan FPGA. FPGA sama sekali tidak digunakan.

Terdapat paper lain (ethernet-signal-transmission-via-vlc-lighting)  yang membahas transmisi sinyal ethernet melalui VLC. Di dalamnya hanya terdapat analog circuit yang menerima input berupa sinyal ethernet, dan output dihubungkan ke AFE. Perlu diketahui pula bahwa sistem pada paper tersebut adalah full-duplex, yaitu komunikasi dua arah.

twoway

Media Independent Interface (MII)

Media Independent Interface (MII)

Pada paper design-of-an-fpga-based-vlc-system diuraikan cara interfacing antara PC dengan Analog Front End (AFE) menggunakan chip USB-to-Ethernet. Chip yang digunakan menyediakan pin untuk sinyal MII. Di bawah ini adalah blok diagram sistem dari paper di atas:
blokdiagram

Sementara Board DE2-115 menyediakan chip PHY untuk interfacing ethernet ke FPGA:

blokdiagram2Chip tersebut menyediakan pin MII pula. Sehingga untuk proyek capstone design ini akan digunakan diagram blok sebagai berikut:

untitled-diagram-2

Dikutip dari laman wikipedia, MII memiliki sinyal transmitter dan receiver sebagai berikut:

Transmitter signals

  • TX_CLK Transmit clock (PHY to MAC)
  • TXD0 Transmit data bit 0 (MAC to PHY) (transmitted first)
  • TXD1 Transmit data bit 1 (MAC to PHY)
  • TXD2 Transmit data bit 2 (MAC to PHY)
  • TXD3 Transmit data bit 3 (MAC to PHY)
  • TX_EN Transmit enable (MAC to PHY)
  • TX_ER Transmit error (MAC to PHY, optional)

Receiver signals

  • RX_CLK Receive clock (PHY to MAC)
  • RXD0 Receive data bit 0 (PHY to MAC) (received first)
  • RXD1 Receive data bit 1 (PHY to MAC)
  • RXD2 Receive data bit 2 (PHY to MAC)
  • RXD3 Receive data bit 3 (PHY to MAC)
  • RX_DV Receive data valid (PHY to MAC)
  • RX_ER Receive error (PHY to MAC)
  • CRS Carrier sense (PHY to MAC)
  • COL Collision detect (PHY to MAC)